Aufgabe 4 - Dualzähler 74LS193

Aufgabenstellung

Gegeben ist der synchrone 4-Bit-Dualzähler 74LS193 (vgl. nachfolgenden Datenblattauszug).

a)

Charakterisieren Sie in einigen Stichpunkten die Leistungsmerkmale des 74LS193.

4 Pkt.

b)

Zeichnen Sie den qualitativen Zeitverlauf eines äquidistanten Zähltaktes (Anschluss CP_U), der vier Zählerstandsbits (Anschlüsse Q₀ … Q₃) des Reset-Signals und des Überlaufausgangs (Anschluss TC_U) beim Hochzählen vom Zählerstandswert 0 bis zum Überlauf.

4 Pkt.

c)

Welcher Wert (Dezimal-, Hexadezimal- und Binärwert!) der Zeitkonstante ist an den Vorladeeingängen P₀ … P₁₅ eines vierfach mit dem 74LS193 kaskadierten Rückwärtszählers einzustellen, damit bei der Speisung mit einer Quarzfrequenz von 24 MHz am CP_D-Eingang dann am TC_D-Ausgang ein zyklischer Zeittakt mit einer Periodendauer von einer Millisekunde generiert wird?

4 Pkt.

d)

Entwickeln Sie eine Schaltung mit vier kaskadierten Zählern zu Aufgabe c).

4 Pkt.

e)

Stellen Sie in einer Tabelle die Eigenschaften, insbesondere das Wesen, den Aufbau (Skizze) sowie Vor- und Nachteile asynchroner und synchroner Zähler gegenüber.

4 Pkt.

Σ 20 Pkt.

Lösung

a) Leistungsmerkmale des 74LS193

Der 74LS193 besitzt folgende Merkmale:

• synchroner 4-Bit-Dualzähler mit 16 Zählerständen von 0000 bis 1111
• getrennte Takteingänge CPU zum Hochzählen und CPD zum Herunterzählen
• Zählung bei der steigenden Flanke des verwendeten Takteingangs, während der jeweils andere Takteingang auf High liegen muss
• asynchroner Master-Reset MR, der bei High alle Ausgänge auf 0000 setzt
• asynchrones paralleles Laden über den Low-aktiven Eingang /PL
• vier einzelne Vorladeeingänge P0 bis P3
• Low-aktive Ausgänge /TCU und /TCD zur Kaskadierung mehrerer Zähler
• typische maximale Zählfrequenz von 40 MHz und typische Verlustleistung von 95 mW

b) Zeitverlauf beim Hochzählen

Zuerst setzt ein High-Pegel an MR den Zähler auf 0. Anschließend bleibt MR auf Low. Der nicht verwendete Rückwärtstakteingang CPD liegt während des Hochzählens auf High.

Mit jeder steigenden Flanke an CPU wird der Zählerstand um eins erhöht. Alle vier Ausgangsbits ändern sich dabei bezogen auf dieselbe Taktflanke, weil der 74LS193 intern synchron arbeitet. Nach dem Zählerstand 15 folgt wieder 0.

Abbildung 4.1: Qualitativer Zeitverlauf beim Hochzählen von 0 bis zum Überlauf (eigene Darstellung).

Q0 besitzt die höchste Umschaltfrequenz. Q1, Q2 und Q3 teilen die Frequenz jeweils weiter durch zwei. Wenn der Zählerstand 15 erreicht ist und CPU auf Low wechselt, wird /TCU ebenfalls Low. Mit der nächsten steigenden Taktflanke springt der Zähler auf 0 und /TCU wird wieder High.

c) Berechnung der Zeitkonstante

Die Eingangsfrequenz beträgt 24 MHz. Innerhalb einer Millisekunde treffen daher folgende Taktimpulse ein:

N = f · T
  = 24.000.000 Hz · 0,001 s
  = 24.000

Der 16-Bit-Zähler muss somit nach 24.000 Eingangstakten erneut vorgeladen werden. Da rückwärts gezählt wird, kann der benötigte Wert direkt als Zeitkonstante geladen werden:

P = 24.000 (DEZ)

Die Umrechnung in eine Hexadezimalzahl ergibt:

24.000 : 16 = 1.500 Rest 0
 1.500 : 16 =    93 Rest 12 = C
    93 : 16 =     5 Rest 13 = D
     5 : 16 =     0 Rest 5

Damit lautet der vollständige Vorladewert:

24.000 (DEZ) = 5DC0H
             = 0101 1101 1100 0000 (BIN)

Vom geladenen Wert 24.000 bis zum Zustand 0 werden genau 24.000 Abwärtsschritte ausgeführt. Während der anschließenden Low-Phase des Taktes wird /TCD aktiv und lädt den Ausgangswert erneut. So entsteht am Ausgang /TCD alle 24.000 Eingangstakte ein Impuls.

d) Kaskadenschaltung aus vier Zählern

Vier 74LS193 ergeben zusammen einen 16-Bit-Rückwärtszähler. Der externe 24-MHz-Takt wird nur an CPD der niederwertigsten Stufe angeschlossen. Jeder Ausgang /TCD taktet den CPD-Eingang der nächsten Stufe.

24 MHz→ CPD0

Stufe 074LS193P3 ... P0 = 0000Bits 3 ... 0

/TCD0→CPD1

Stufe 174LS193P7 ... P4 = 1100Bits 7 ... 4

/TCD1→CPD2

Stufe 274LS193P11 ... P8 = 1101Bits 11 ... 8

/TCD2→CPD3

Stufe 374LS193P15 ... P12 = 0101Bits 15 ... 12

/TCD3gemeinsame Rückleitung

↓

/PL0/PL1/PL2/PL3

paralleles Laden aller vier Stufen

CPU0 ... CPU3fest an +5 V

MR0 ... MR3gemeinsamer Reset

/TCD3Low-Impuls als 1-ms-Ausgang

Abbildung 4.2: Kaskadierung von vier 74LS193 mit dem Vorladewert 5DC0H (eigene Darstellung).

Für die Beschaltung gelten folgende Verbindungen:

1. Der 24-MHz-Takt wird an CPD0 angeschlossen.
2. /TCD0 wird mit CPD1, /TCD1 mit CPD2 und /TCD2 mit CPD3 verbunden.
3. Alle vier CPU-Eingänge werden auf High gelegt, da nur rückwärts gezählt wird.
4. Die vier MR-Eingänge werden gemeinsam mit dem Reset-Signal verbunden und liegen im normalen Betrieb auf Low.
5. /TCD3 wird mit allen vier /PL-Eingängen verbunden. Der Low-Impuls lädt dadurch den Wert 5DC0H erneut und dient gleichzeitig als 1-ms-Ausgangssignal.

Die Vorladeeingänge werden nibbleweise beschaltet:

Stufe	Eingänge	Binärwert	Hexadezimalstelle
0, Bits 3 … 0	P3 ... P0	0000	0
1, Bits 7 … 4	P7 ... P4	1100	C
2, Bits 11 … 8	P11 ... P8	1101	D
3, Bits 15 … 12	P15 ... P12	0101	5

Tabelle 4.1: Verteilung des Vorladewerts 5DC0H auf die vier Zählerstufen (eigene Darstellung).

Eine 1 wird mit +5 V verbunden, eine 0 mit GND.

e) Asynchrone und synchrone Zähler

Eigenschaft	Asynchroner Zähler	Synchroner Zähler
Wesen	Die Zustandsänderung läuft nacheinander durch die Flip-Flops.	Alle Flip-Flops reagieren auf denselben Takt.
Aufbau	CLK → FF0 → FF1 → FF2 → FF3	CLK liegt parallel an allen Flip-Flops. Eine zusätzliche Logik bestimmt, welche Flip-Flops umschalten.
Taktung	Nur das erste Flip-Flop erhält den externen Takt. Der Ausgang einer Stufe taktet die nächste Stufe.	Alle Flip-Flops erhalten den gemeinsamen Takt direkt.
Vorteil	Einfacher Aufbau und geringer Schaltungsaufwand.	Die Ausgänge ändern sich nahezu gleichzeitig. Dadurch sind höhere Zählfrequenzen möglich.
Nachteil	Die Laufzeiten addieren sich von Stufe zu Stufe. Beim Umschalten entstehen kurzzeitig falsche Zwischenstände.	Zusätzliche Verknüpfungslogik und eine aufwendigere Verdrahtung sind erforderlich.
Große Bitbreiten	Mit steigender Bitbreite wird die maximal nutzbare Frequenz deutlich kleiner.	Für größere Bitbreiten und höhere Frequenzen besser geeignet.

Tabelle 4.2: Gegenüberstellung asynchroner und synchroner Zähler (eigene Darstellung).